Ryuzのブログ

なかなか趣味の時間が取れずにいるのですが、夏休みに入りちょっとだけ進展。
ようやく自作のデコーダ回路で sync っぽいものが取れ始めました。

DPA(dynamic phase alignment) な回路を自作するのに嵌りました。 結局SERDESも 1:5 にしてDPA用に IDELAY + SERDES のペアを遅延を変えて２個使っちゃいました。

そもそも480p(ピクセルクロック25MHz 1:10で250MHz)でそこまでする必要性があったのか甚だ疑問ではありますが、クロックに対するデータ位相の保証があるんだかないんだかよく分からず、とりあえずクロックに対する EYE の中央探索を自動化してみたわけでして。

いい勉強にはなりました。絵が出る日は近いのか？

（2015/08/13補足）

参考にしたのは XAPP585 です。

このXilinxのリファレンスでは、入力部分にIBUFDS_DIFF_OUT が 使われていて、UG471読んでも「これらのプリミティブは、ザイリンクス デバイスの十分な使用経験を持つ設計者によってのみ使用されることを推奨します。」なんて怖いことが書いてあるわけですが。

とはいえそのまま真似すると、IDELEY + SERDESを １入力に付き２個作れますので、２つの遅延を変えて、動的に信号の変化点を探すことが出来ます。

まずdata0をMMCMのダイナミック位相シフトの方で変化点を探して、EYEの中央にくるように位相を調整。クロック位置を定めてから data1とdata2 を IDELAY を動かして探索するようにしています。

このやり方がいいのか悪いのかよく分かってませんが、ひとまず動いたのでご参考までに。